Séance de cours

Architecture FPGA : LUT et Arrays de routage

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Dans cours

EE-110: Systèmes logiques (pour MT)

Ce cours couvre les fondements des systèmes numériques. Sur la base d'algèbre Booléenne et de circuitscombinatoires et séquentiels incluant les machines d'états finis, les methodes d'analyse et de synthèse de systèmelogiques sont étudiées et appliquée ...

Description

Cette séance de cours couvre la transition du CPLD au FPGA, en se concentrant sur l'architecture des FPGA. Il explique le concept de tables de recherche (LUT) et leur rôle dans la représentation des fonctions logiques. La séance de cours se penche également sur la structure des réseaux de routage, qui fournissent une interconnectivité au sein du FPGA. Il traite des limitations des LUT à quatre entrées et de l'évolutivité des FPGA. En outre, il explore les défis du placement et de l'acheminement dans la synthèse FPGA, en soulignant l'importance de connecter efficacement les entrées et les sorties. La technologie FPGA en évolution, les raisons de l'utilisation des FPGA et les applications pratiques sont également abordées.

Enseignant·e

Alexandre Schmid

Enseignement et PhD A dirigé les thèses EPFL de Mahsa Shoaran, Wen-Yang Hsu, Reza Ranjandish, Keyvan Farhang Razi, Mohammad Javad Karimi A co-dirigé les thèses EPFL de Milos Stanisavljevic, Neil Joye, Vahid Majidzadeh Bafar, Hossein Afshari, Nikola Katic, Abdulkadir Akin Cours Analog circuits for biochip EE-518 Introduction à la conception analogique CMOS pour des biocapteurs à distance sur puce. Compréhension et la conception de systèmes de biocapteurs actifs et alimentés à distance. Compré

Source officielle

Proximité ontologique

Génie informatique

Matériel informatique: Application-specific integrated circuit

Concepts associés (31)

Field-programmable gate array

A field-programmable gate array (FPGA) is an integrated circuit designed to be configured after manufacturing. The FPGA configuration is generally specified using a hardware description language (HDL), similar to that used for an application-specific integrated circuit (ASIC). Circuit diagrams were previously used to specify the configuration, but this is increasingly rare due to the advent of electronic design automation tools. FPGAs contain an array of programmable logic blocks, and a hierarchy of reconfigurable interconnects allowing blocks to be wired together.

Vecteur de distances

Les protocoles de routage à vecteur de distances (distance vector) sont des protocoles permettant de construire des tables de routages où aucun routeur ne possède la vision globale du réseau, la diffusion des routes se faisant de proche en proche. Le terme « vecteur de distances » vient du fait que le protocole manipule des vecteurs (des tableaux) de distances vers les autres nœuds du réseau. La « distance » en question est le nombre de sauts (hops) permettant d'atteindre les routeurs voisins.

Gate array

A gate array is an approach to the design and manufacture of application-specific integrated circuits (ASICs) using a prefabricated chip with components that are later interconnected into logic devices (e.g. NAND gates, flip-flops, etc.) according to custom order by adding metal interconnect layers in the factory. It was popular during the upheaval in the semiconductor industry in the 1980s, and its usage declined by the end of the 1990s.

Table de correspondance

Une table de correspondance (aussi appelé tableau de correspondances, ou Lookup Table (LUT) en anglais) est un terme informatique et électronique désignant une liste d'association de valeurs. Elle se comporte sur le même modèle qu'une table de vérité désignant sa sortie de manière unique en fonction de ses entrées et du contenu de la table. Il s'agit d'une structure de données stockée en mémoire, employée pour remplacer un calcul par une opération plus simple de consultation.

High-level synthesis

High-level synthesis (HLS), sometimes referred to as C synthesis, electronic system-level (ESL) synthesis, algorithmic synthesis, or behavioral synthesis, is an automated design process that takes an abstract behavioral specification of a digital system and finds a register-transfer level structure that realizes the given behavior. Synthesis begins with a high-level specification of the problem, where behavior is generally decoupled from low-level circuit mechanics such as clock-level timing.

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Périphériques logiques programmables : PAL, GAL, CPLD

Couvre PAL, GAL, CPLD et la transition vers les FPGA en utilisant des HDL.

Périphériques logiques programmables : PAL, GAL, CPLD

Couvre PAL, GAL, CPLD, et l'évolution vers les FPGA, en expliquant leur architecture et leurs avantages.

Conception de l'amplificateur différentiel

Couvre la conception d'un amplificateur différentiel avec des paramètres clés comme le gain et le courant de biais.

Dispositifs logiques programmables : introduction à GAL et CPLD

Présente GAL et CPLD, couvrant l'évolution PAL, les limitations GAL et l'architecture CPLD.

Logic Design : règles de base et expansion de Shannon

Couvre les règles de base de la conception logique et l'expansion de Shannon dans les fonctions booléennes.

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Field-programmable gate array

Vecteur de distances

Gate array

Table de correspondance

High-level synthesis

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