Séance de cours

Processeur MIPS multi-cycles

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Dans cours

CS-200: Computer architecture

This course completes the overview of computer architecture started on the first year (CS-173 DSD). ...

Description

Cette séance de cours couvre la conception et l'analyse de performance d'un processeur MIPS multi-cycles, le contrastant avec un processeur mono-cycle. Il explique la philosophie derrière les processeurs multicycles, en mettant l'accent sur le chemin de données, le chemin de contrôle et l'unité de contrôle. Les avantages de Multi-Cycle Design incluent l'optimisation du chemin critique, l'amélioration des cas communs et la conception équilibrée. Cependant, il y a des inconvénients comme la nécessité de stocker des résultats intermédiaires. La séance de cours se penche sur l'analyse de la performance, en comparant les temps d'exécution d'instructions uniques et de programmes entiers dans les architectures mono-cycle et multi-cycle. Il détaille également la construction d'une microarchitecture multi-cycles de base et les éléments clés impliqués dans l'exécution des instructions dans un processeur multi-cycles.

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Enseignant·e

Paolo Ienne

Paolo Ienne has been a Professor at the EPFL since 2000 and heads the Processor Architecture Laboratory (LAP). Prior to that, he worked for the Semiconductors Group of Siemens AG, Munich, Germany (which later became Infineon Technologies AG) where he was at the head of the Embedded Memories unit in the Design Libraries division. His research interests include various aspects of computer and processor architecture, FPGAs and reconfigurable computing, electronic design automation, and computer arithmetic. Ienne was a recipient of Best Paper Awards at the 20th, 24th, and 28th ACM/SIGDA International Symposia on Field-Programmable Gate Arrays (FPGA), in 2012, 2016 and 2020, at the 19th and 30th International Conference on Field-Programmable Logic and Applications (FPL), in 2009 and 2020, at the International Conference on Compilers, Architectures, and Synthesis for Embedded Systems (CASES), in 2007, and at the 40th Design Automation Conference (DAC), in 2003; many other papers have been candidates to Best Paper Awards in prestigious venues. He has served as general, programme, and topic chair of renown international conferences, including organizing in Lausanne the 26th International Conference on Field-Programmable Logic and Applications (FPL) in 2016. He serves on the steering committee of the IEEE Symposium on Computer Arithmetic (ARITH) and of the International Conference on Field-Programmable Logic and Applications (FPL). Ienne has guest edited a number of special issues and special sections on various topics for IEEE and ACM journals. He is regularly member of program committees of international workshops and conferences in the areas of design automation, computer architecture, embedded systems, compilers, FPGAs, and asynchronous design. He has been an associate editor of ACM Transactions on Architecture and Code Optimization (TACO), since 2015, of ACM Computing Surveys (CSUR), since 2014, and of ACM Transactions on Design Automation of Electronic Systems (TODAES) from 2011 to 2016.

Source officielle

Proximité ontologique

Génie informatique

Matériel informatique: Microprocesseur

Concepts associés (32)

Cycles per instruction

In computer architecture, cycles per instruction (aka clock cycles per instruction, clocks per instruction, or CPI) is one aspect of a processor's performance: the average number of clock cycles per instruction for a program or program fragment. It is the multiplicative inverse of instructions per cycle. The average of Cycles Per Instruction in a given process (CPI) is defined by the following weighted average: Where is the number of instructions for a given instruction type , is the clock-cycles for that instruction type and is the total instruction count.

Mémoire vive

La mémoire vive, parfois abrégée avec l'acronyme anglais RAM (Random Access Memory), est la mémoire informatique dans laquelle peuvent être enregistrées les informations traitées par un appareil informatique. On écrit mémoire vive par opposition à la mémoire morte. L'acronyme RAM date de 1965. Les caractéristiques actuelles de cette mémoire sont : Sa fabrication à base de circuits intégrés ; L'accès direct à l'information par opposition à un accès séquentiel ; Sa rapidité d'accès, essentielle pour fournir rapidement les données au processeur ; Sa volatilité, qui entraîne une perte de toutes les données en mémoire dès qu'elle cesse d'être alimentée en électricité.

Unité de contrôle

Dans un système logique, en particulier dans un processeur, l’unité de contrôle (de commande) commande et contrôle le fonctionnement du système, notamment du chemin de données. Une unité de contrôle est un circuit logique séquentiel qui réalise un automate fini, plus précisément une machine de Moore ou de Mealy, qui génère des signaux de contrôle pour piloter les éléments du chemin de données. Dans un séquenceur câblé, les signaux de contrôle sont produits par un circuit logique ad hoc qui réalise l'automate.

Exécution dans le désordre

L'exécution dans le désordre ( en anglais) consiste à réorganiser l'ordre dans lequel les instructions vont s'exécuter dans le processeur. Ces instructions ne sont alors pas forcément exécutées dans l'ordre dans lequel elles apparaissent dans le programme. Cela permet de mieux exploiter les ressources d'un processeur et ainsi de gagner du temps de calcul par rapport à l'exécution dans l'ordre () qui consiste à exécuter les instructions dans l'ordre prévu par le compilateur.

Mémoire flash

vignette|Une clé USB en 2005. La puce de gauche est la mémoire flash, celle de droite le microcontrôleur. vignette|Un lecteur USB de cartes mémoires utilisées par exemple dans les appareils photo numériques. La mémoire flash est une mémoire de masse à semi-conducteurs réinscriptible, c'est-à-dire possédant les caractéristiques d'une mémoire vive mais dont les données ne disparaissent pas lors d'une mise hors tension. La mémoire flash stocke dans des cellules de mémoire les bits de données qui sont conservées lorsque l'alimentation électrique est coupée.

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Architectures VLIW: Compilateurs et parallélisme de niveau d'instruction

Couvre les architectures et les compilateurs VLIW, en se concentrant sur le parallélisme de niveau d'instruction et les techniques d'optimisation.

Processeurs multifilés

Couvre les bases des processeurs multifiltres, y compris la conception, l'impact sur la performance et l'utilisation des pipelines.

Comprendre le multithreading simultané dans les processeurs modernes

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Compilateurs : défis avec les processeurs de signaux numériques

Couvre les défis de la compilation pour les processeurs de signaux numériques en raison de leurs caractéristiques architecturales uniques et des irrégularités.

Prédiction et spéculation dans la conception du processeur

Couvre les techniques de prédiction et de spéculation dans la conception du processeur pour améliorer les performances et réduire les retards d'exécution.

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Concepts associés (32)

Cycles per instruction

Mémoire vive

Unité de contrôle

Exécution dans le désordre

Mémoire flash

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