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Cohérence de Cache : Principes et protocoles

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Dans cours

CS-307: Introduction to multiprocessor architecture

Multiprocessors are a core component in all types of computing infrastructure, from phones to datacenters. This course will build on the prerequisites of processor design and concurrency to introduce the essential technologies required to combine multiple ...

Description

Cette séance de cours de l'instructeur couvre les concepts fondamentaux de la cohérence du cache dans les systèmes multiprocesseurs, en se concentrant sur les défis du partage de données entre plusieurs processeurs. Il explique le problème d'incohérence qui se pose en raison de données partagées et présente des solutions comme la politique de l'auteur unique, lecteur multiple (SWMR). La séance de cours se penche sur les mécanismes de cohérence de base tels que le protocole Valid / Invalid et le protocole MSI, détaillant leurs opérations et les transitions d'état. Il introduit également des concepts plus avancés tels que le protocole MESI et la cohérence basée sur les répertoires. À travers des exemples et des exercices, la séance de cours illustre les modèles de trafic et les limites des différents protocoles de cohérence, soulignant l'importance de maintenir une vue cohérente de la mémoire à travers les processeurs parallèles.

Enseignant·e

Babak Falsafi

Enseignement et PhD Doctorant·es actuel·les Yuanlong Li, Simla Burcu Harma, Shashwat Shrivastava, Alexandros Poupakis, Shanqing Lin, Ayan Chakraborty, Pooria Poorsarvi Tehrani, Ali Ansari A dirigé les thèses EPFL de Pejman Lotfi Kamran, Sotiria Fytraki, Dejan Novakovic, Stavros Volos, Djordje Jevdjic, Ilknur Cansu Kaynak, Yusuf Onur Koçberber, Javier Picorel Obando, Alexandros Daglis, Mario Paulo Drumond Lages De Oliveira, Arash Pourhabibi Zarandi, Mark Johnathon Sutherland, Siddharth Gupta, Ognjen Glamoc

Source officielle

Concepts associés (32)

Protocole de cohérence de cache

thumb|Schéma illustrant le besoin d'un protocole de cohérence de cache. En informatique, un protocole de cohérence de cache, sous entendu cache processeur, est un protocole de communication utilisé dans les architectures multi-processeurs pour assurer aux processeurs une vue cohérente de la mémoire. En particulier, il permet de répercuter les écritures faites par chaque processeur aux autres, en modifiant ou en invalidant les lignes de cache communes.

Directory-based cache coherence

In computer engineering, directory-based cache coherence is a type of cache coherence mechanism, where directories are used to manage caches in place of bus snooping. Bus snooping methods scale poorly due to the use of broadcasting. These methods can be used to target both performance and scalability of directory systems. In the full bit vector format, for each possible cache line in memory, a bit is used to track whether every individual processor has that line stored in its cache.

Algorithmes de remplacement des lignes de cache

Article principal : mémoire cache Les mémoires caches dans les matériels informatiques sont le plus souvent partiellement associatives : une ligne de la mémoire principale ne peut être rangée que dans une partie bien définie de la mémoire cache. Dans le cas d'une mémoire cache logicielle, il est possible qu'elle soit totalement associative et gérée globalement. Dans les deux cas, se pose le problème de devoir dégager une place dans la mémoire cache, ou dans la partie de celle-ci concernée, lorsque celle-ci est pleine et qu'on veut y charger des données de la mémoire principale.

Bus snooping

Bus snooping or bus sniffing is a scheme by which a coherency controller (snooper) in a cache (a snoopy cache) monitors or snoops the bus transactions, and its goal is to maintain a cache coherency in distributed shared memory systems. This scheme was introduced by Ravishankar and Goodman in 1983, under the name "write-once" cache coherency. A cache containing a coherency controller (snooper) is called a snoopy cache.

Hiérarchie de mémoire

Dans un ordinateur, le processeur accède aux instructions du programme à exécuter ainsi qu'aux données nécessaires à son exécution depuis la mémoire. Il existe une hiérarchie des mémoires informatiques : les plus rapides sont les plus coûteuses, donc en nombre limité, et placées le plus près du processeur (les registres font partie intégrante du processeur). Les plus lentes sont les moins coûteuses et sont éloignées du processeur. Le matériel et le système d'exploitation sont responsables du déplacement des objets le long de cette hiérarchie.

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Optimisation des logiciels: Localité et planification

Explore les optimisations logicielles pour l'efficacité du cache, l'exécution parallèle et l'équilibrage de charge.

Mémoire cache

Explore la conception de mémoire cache, les succès, les ratés et les politiques d'expulsion dans les systèmes informatiques, en mettant l'accent sur la localité spatiale et temporelle.

CMP Caches I

Explore les bases du cache CMP, la mémoire transactionnelle, les transactions en vol, le mécanisme de débordement du cache et la réplication des victimes.

Cohérence de Cache : Principes et protocoles

Explore les défis de cohérence du cache, les protocoles et les solutions basées sur les répertoires dans les systèmes multi-cœurs.

Synchronisation

Couvre les principes de la synchronisation dans le calcul parallèle, en mettant l'accent sur la synchronisation de la mémoire partagée et différentes méthodes comme les verrous et les barrières.

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Directory-based cache coherence

Algorithmes de remplacement des lignes de cache

Bus snooping

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