Synthèse logiqueEn électronique, la synthèse logique (RTL synthesis) est la traduction d'une forme abstraite de description du comportement d'un circuit (voir Register Transfer Level) en sa réalisation concrète sous forme de portes logiques. Le point de départ peut être un langage de description de matériel comme VHDL ou Verilog, un schéma logique du circuit. D'autres sources sont venues s'additionner depuis les années 2010, comme l'utilisation de la programmation en OpenCL. Le point d'arrivée peut être un code objet pour un CPLD ou FPGA ou la création d'un ASIC.
Horloge300px|vignette|Le Gros-Horloge de Rouen, horloge astronomique (Époque Renaissance). Une horloge est un instrument de mesure du temps qui généralement indique l'heure en continu. Le mot vient du latin , « qui dit l’heure », lui-même dérivé du grec ὡρολόγιον (formé à partir de oρα, « l'heure », et de λέγειν, « dire », λόγιον, « le dire »). Depuis l'Antiquité, le terme latin « horologium » désigne tout instrument susceptible d'indiquer l'heure, ce qui a mené bien souvent à des difficultés d'interprétation des textes anciens.
Circuit asynchronethumb|upright=1.2|Principe du pipeline synchrone, en haut, où les données avancent au rythme de l'horloge, et du pipeline asynchrone, en bas, où les étages communiquent localement. Un circuit asynchrone est un circuit électronique numérique qui n'utilise pas de signal d'horloge global pour synchroniser ses différents éléments. À la place, ces derniers communiquent souvent localement en indiquant l'envoi et la réception de données. On parle parfois de « circuit auto-séquencé ».
Programmable Array LogicProgrammable Array Logic (PAL) is a family of programmable logic device semiconductors used to implement logic functions in digital circuits introduced by Monolithic Memories, Inc. (MMI) in March 1978. MMI obtained a registered trademark on the term PAL for use in "Programmable Semiconductor Logic Circuits". The trademark is currently held by Lattice Semiconductor. PAL devices consisted of a small PROM (programmable read-only memory) core and additional output logic used to implement particular desired logic functions with few components.
Automate fini déterministe bidirectionnelEn informatique théorique, et notamment en théorie des automates, un automate fini déterministe bidirectionnel (en anglais ) souvent abrégé en 2AFD (en anglais 2DFA), est un automate fini déterministe qui peut relire des symboles d'entrée déjà vus. Comme pour les automates finis déterministes usuels, un 2AFD possède un nombre fini d'états, et le passage d'un état à un autre est régi par des transitions en fonction du symbole lu. De plus, une transition porte une information sur la direction de déplacement de la lecture, soit vers la droite soit vers la gauche.
Clock gatingvignette|Circuit de clock gating, l'horloge est verrouillée à l'état haut En électronique numérique, et plus particulièrement lors de la conception de circuit (CPU, GPU, contrôleur mémoire, périphériques), le clock gating est une méthode de réduction de la consommation dynamique d'un circuit. L'arbre d’horloge d'un circuit synchrone représente généralement une part non négligeable de sa consommation dynamique. Le clock gating consiste donc à couper le signal d'horloge d'une partie du circuit lorsque celle-ci est inactive.
Conception de circuits intégrésLa conception (ou le design) de circuits intégrés (ou puces électroniques) consiste à réaliser les nombreuses étapes de développement (flot de conception ou design flow) nécessaires pour concevoir correctement et sans erreurs une puce électronique. Le point d'entrée est une spécification fonctionnelle qui décrit le fonctionnement voulu de la puce, ainsi que des contraintes non fonctionnelles (surface, coût, consommation...).
Circuit RCUn circuit RC est un circuit électrique, composé d'une résistance et d'un condensateur montés en série ou en parallèle. Dans leur configuration série, les circuits RC permettent de réaliser des filtres électroniques passe-bas ou passe-haut. La constante de temps d'un circuit RC est donnée par le produit de la valeur de ces deux éléments.
Circuit logique programmableUn circuit logique programmable ou PLD (Programmable Logical Device), est un circuit intégré logique qui peut être programmé après sa fabrication. Il se compose de nombreuses cellules logiques élémentaires contenant des bascules logiques librement connectables. L'utilisateur doit donc programmer le circuit avant de l'utiliser. Les différentes logiques de programmation (unique, reprogrammable) et d'architecture ont conduit à la création de sous-familles dont les plus connues sont les FPGA et les CPLD.
Langage LadderLadder Diagram (LD) ou Langage Ladder ou schéma à contacts est un langage graphique très populaire auprès des automaticiens pour programmer les automates programmables industriels. Il ressemble un peu aux schémas électriques, et est facilement compréhensible. Ladder est le mot anglais pour échelle. L'idée initiale du Ladder est la représentation de fonction logique sous la forme de schémas électriques. Cette représentation est originellement matérielle : quand l'automate programmable industriel n'existait pas, les fonctions étaient réalisées par des câblages.
Computer memoryComputer memory stores information, such as data and programs for immediate use in the computer. The term memory is often synonymous with the term primary storage or main memory. An archaic synonym for memory is store. Computer memory operates at a high speed compared to storage which is slower but less expensive and higher in capacity. Besides storing opened programs, computer memory serves as disk cache and write buffer to improve both reading and writing performance.
Network analysis (electrical circuits)In electrical engineering and electronics, a network is a collection of interconnected components. Network analysis is the process of finding the voltages across, and the currents through, all network components. There are many techniques for calculating these values; however, for the most part, the techniques assume linear components. Except where stated, the methods described in this article are applicable only to linear network analysis.
