Mediaspace scheduled maintenance: Aug 25, 2026 07:00 - 12:00 AM. During this time, videos will be temporarily unavailable. Check status updates.
Cette séance de cours couvre VHDL pour la simulation, y compris les constructions de base et le processus de vérification et de simulation. Il explique comment déboguer le code VHDL, introduit le concept de temps dans les simulations et détaille les affectations de signaux retardés dans VHDL. La séance de cours traite également de la simulation événementielle du VHDL, du calendrier de simulation des circuits synchrones et de la création d'établis pour simuler des systèmes numériques.
Cette vidéo est disponible exclusivement sur Mediaspace pour un public restreint. Veuillez vous connecter à Mediaspace pour y accéder si vous disposez des autorisations nécessaires.
Regarder sur Mediaspace